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Diseño e implementación de un neuroprocesador

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dc.contributor.advisorLerendegui, Norberto Marcelo
dc.contributor.authorAngélico Engelhardt, Mathias
dc.contributor.authorCassano, Lucas César Eduardo
dc.date.accessioned2016-12-06T03:33:59Z
dc.date.available2016-12-06T03:33:59Z
dc.date.issued2014
dc.description.abstract"En las últimas décadas el desarrollo de la teoría e implementación de sistemas de control no-lineal ha sido vertiginoso. Una de las técnicas que se ha promovido es la de control neuronal. Se denomina control neuronal a cualquier topología de control que incluya redes neuronales. Si bien estas estrategias son efectivas para situaciones donde se tiene un pobre conocimiento de la planta y/o la planta es tiempo variante, el uso de redes neuronales demanda una gran cantidad de cálculos. Las implementaciones en software, que usualmente son secuenciales, no logran aprovechar el paralelismo inherente que poseen las redes. Como alternativa, algunos investigadores recurren a implementaciones en hardware para una aplicación de control específica, lo que resulta caro y requiere demasiado tiempo de desarrollo. En el presente informe se detalla el desarrollo de un novedoso co-procesador para implementar redes neuronales, que si bien puede ser utilizado en otras áreas, se ha diseñado y optimizado para aplicaciones de control e identificación de modelos. El dispositivo desarrollado pretende ser una herramienta versátil, económica y de fácil uso para el ingeniero, explotando el paralelismo de las redes neuronales. Su estructura configurable permite implementar dos red es de topología RBF (Radial Basis Function) con funciones gaussianas, un máximo de 128 neuronas ocultas, 16 entradas y una salida en punto flotante de 32 bits, donde todos los parámetros pueden ser actualizados on-line. El dispositivo permite modificar la estructura de la red y acceder a la memoria interna para obtener los pesos, centros y desvíos en cada paso del algoritmo. Para validar el diseño se utilizó una FPGA Cyclone IVE de Altera. En el caso extremo, implementando dos redes de máximo tamaño y actualizando todos sus parámetros, el procesador puede operar a una frecuencia de hasta 3,66 kHz, desarrollando 51,32 MCPS y 24,36 MCUPS (C[U]PS: Con nection [Updates] PerSecond), lo que permite controlar plantas rápidas."es
dc.description.notesProyecto final Ingeniería Electrónica (grado) - Instituto Tecnológico de Buenos Aires, Buenos Aires, 2014es
dc.identifier.urihttp://ri.itba.edu.ar/handle/123456789/179
dc.language.isoeses
dc.subjectSISTEMAS DE CONTROLes
dc.subjectREDES NEURONALESes
dc.subjectINGENIERIA ELECTRONICAes
dc.titleDiseño e implementación de un neuroprocesadores
dc.typeProyecto Final de Gradoes
dspace.entity.typeProyecto final de Grado
itba.description.filiationFil: Angélico Engelhardt, Mathias. Instituto Tecnológico de Buenos Aires; Argentina.
itba.description.filiationFil: Cassano, Lucas César Eduardo. Instituto Tecnológico de Buenos Aires; Argentina.
itba.description.filiationFil: Lerendegui, Norberto Marcelo. Instituto Tecnológico de Buenos Aires; Argentina.

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